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FPGA-流水线操作

为何要进行流水线操作?

前面是时序分析里面进行了简单提到了:

一个系统的最小时钟时间也就是最高时钟周期是:建立时间+数据延时(暂时这样叫吧,我的意思就是数据在传输过程中经过组合逻辑的一些延时)+输出相应的时间。

如果你的设计中有一部分的延时超过了时钟的时间,就会造成时序为例。

Tmin =Tco +Tdata +Tsu

怎么解决时序违例?

最简单的办法:改变时钟周期

但是通常在工作设计中,工作的时钟周期是确定的,所以可以采用下面的办法:

1、利用时序软件优化。

2、添加时序约束优化。

后面更新一些流水线练习实例(明德扬教程)



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